O algoritmo da multiplicação Booth fornece uma solução para minimizar o numero de vectores para serem somados numa operação de multiplicação. Está vantagem fornece além de menor atraso uma redução em área. A escolha do Radix determina o número do ciclos necessários para gerar os produtos parciais e a complexidade do a multiplicador. Um Radixmaior significa menos ciclos mas maior complexidade e tempo por ciclo. Em cada ciclo, um múltiplo do B é adicionado para uma registrador que está acumulando produtos parciais. Afim de acelerar a arquitetura usando os benefícios de algoritmo de Booth, um novo método de implementação usando Radix mistos é requerido. O estado de arte está unicamente focado a unidades de Radix misto de 4 e 8 mas ainda não foi feito um análise em profundidade de custo e desempenho. 

O trabalho é dividido da seguinte forma: 

1. Análise de multiplicadores binários usando diferentes Radix( 4, 8 e 16). 
2. Analise de multiplicadores Booth com compressores em paralelo.
3. Derivar um método para concepção de multiplicadores usando (ou não) Radix mixto para as especificações requeridas. 
4. Descrever e automatizar a implementação em VHDL para multiplicadores Booth. 
5. Aplicar os multiplicadores Booth para soluções criptográficas.

Recentemente, o aluno de graduação de Engenharia elétrônica Felipe Hugo da Costa Oliveira com numero de matricula (17104483),mostrou interesse na área do projeto e decidi inclui-lo como voluntario. O aluno Felipe Hugo possui conhecimentos em linguagem de descrição VHDL, noções básicas de linguagem C/C++ e base de dados. As ferramentas que serão usadas serão MATLAB, Quartus II, Modelsim além de outras ferramentas de síntese de ASIC como Design Vision. 

O voluntario deverá de sintetizar as unidades multiplicadoras.Devido a que as inúmeras possibilidades tecnologia alvo para a síntese, está será feita num principio para a tecnologia standard UMC 90nm CMOS usando a ferramenta de Synopsys Design Vision Version E-2010.12-SP4 para implementação em ASIC. A modo de complementar os resultados experimentais, o aluno voluntario vai assumir a síntese em FPGA disponíveis no laboratório (Cyclone V na placa DE1-Soc e Cyclone II na placa de Altera DE2) usando a ferramenta Quartus II v.13 de Altera. 

Atenciosamente, 

Héctor Pettenghi 

Professor Adjunto do Departamento da Engenharia Elétrica 

UFSC