No nosso dia a dia, usamos diversos tipos de dispositivos eletrônicos, tais como smartphones, TVs, computadores etc, os quais utilizam chips com até bilhões de transistores. O projeto destes chips é um grande desafio e exige uma metodologia rígida, que segue um fluxo descendente, iniciando pela descrição do comportamento e terminando com uma descrição fabricável. Este fluxo faz uso de ferramentas de software apropriadas e de pedaços de layout chamados “células”, os quais implementam funções lógicas básicas. Uma das etapas deste fluxo é o projeto físico. O projeto físico é subdividido em mais passos, dentre os quais podemos destacar o posicionamento e o roteamento. O posicionamento define as localizações das células na superfície do chip e o roteamento traça as conexões entre as células. Apesar da boa qualidade dos algoritmos de roteamento, a escolha de trilhas na superfície do chip por onde irão passar os segmentos de conexões pode acarretar violações no roteamento, as quais são chamadas de DRVs. A solução convencional para este problema seria refazer as conexões envolvidas nas DRVs. Porém, tal procedimento pode não resolver o problema, sendo necessário otimizar ou mesmo refazer o posicionamento, resultando em aumento do tempo de projeto. Trabalhos recentes encontrados na literatura propõem o uso de redes neurais convolucionais (CNNs) para prever a ocorrência de violações de roteamento ainda durante a etapa de posicionamento. Em particular, o modelo proposto por T.-C. Yu e colaboradores apresenta boa precisão nos circuitos-exemplo utilizados pelos autores. Assim, o objetivo deste trabalho de pesquisa consiste na reprodução do modelo de T.-C. Yu, seu treinamento para um conjunto público de circuitos de benchmark e na verificação sobre sua capacidade de generalizar para outros circuitos. Ao final também pretende-se propor alterações no modelo original a fim de melhorar sua precisão.